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DC/DC變換器發(fā)展趨勢

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DC/DC變換器發(fā)展趨勢

      為了以更低的功耗獲得更高的速度和更佳的性能,半導體器件正在向1V工作電壓發(fā)展,這也對DC/DC變換器提出了更高的要求?由于便攜產品將率先采用1V工作電壓,因而對電源適配器效率和功率密度的挑戰(zhàn)顯得更為嚴峻?除了需要增添更多的功能外,還需要延長電池的使用壽命并縮小系統(tǒng)體積?隨著便攜系統(tǒng)內部功能的增多,如更高的內存?更快的處理速度?因特網訪問帶寬更高,對電源適配器的要求也相應提高?電源適配器效率的改善則意味著新一代便攜系統(tǒng)需要承受指數(shù)級增長的電流,系統(tǒng)體積小,散熱能力差,更容易產生過熱?因此系統(tǒng)散熱成為令人關注的問題在Uo=1V的電壓下維持較高的電效率是非常困難的?如果輸入和輸出電壓之間的差值增加更難獲得高性能?為此,必須找到適合高性能?小體積?長時間運行的便攜系統(tǒng)的方案。
      筆記本電腦就是要求低工作電壓的便攜系統(tǒng)之一?這些系統(tǒng)的核心CPU的DC/DC應用系統(tǒng)要求Um=2.1V和Uo=1.3V,輸出電流通常高達15A,因而傾向于采用1V工作電壓來減少功率消耗?低功率的便攜系統(tǒng)可能會首先采用U=1V的電壓,如PDA這類手持便攜系統(tǒng)對功率耗散的增加極其敏感,這些裝置通常尺寸極小,隨著功能的不斷增加,散熱成為首先要解決的問題。
      1.1V電源適配器面臨的挑戰(zhàn)
      許多便攜系統(tǒng)采用同步補償DC/DC拓撲結構?但是,隨著輸出電壓不斷降低以及輸入電壓與輸出電壓比值U/U的增加,設計高效變換器變得越發(fā)困難?由于Ua/Ua與DC/DC變換器中功率MOSFET的負載周期成正比,輸出電壓降低得越多,同步FET(VT2)的導通時間便越長,開關損耗對控制FET(VT1)的影響就越大?目前,某些系統(tǒng)同步FET的負載周期已接近95%,控制FET接近5%?如果控制FET的負載周期進一步降低,將很難控制DC/DC變換器,而同步FET的導通時間也將增加?在某些情況下,要求同步FET的導通電阻非常低,以致必須使用兩個器件并聯(lián),而不是傳統(tǒng)的一個器件?但是,隨著對功率密度要求的日益提高,系統(tǒng)體積的縮小又與增加器件相違?可見,功率半導體的優(yōu)化不僅包括改善功率密度?增加效率?減少器件數(shù)量?減小主板空間,還要減小主板設計的復雜性?減少設計工作量等?這些因素都將促進便攜系統(tǒng)向Uoa=1V的工作電壓發(fā)展,從而必須改善系統(tǒng)功能,增加電池壽命和縮小體積?
      2.優(yōu)化功率半導體的Iv電源適配器性能
      對于Uout=1V的功率半導體器件,U/U=控制FET的負載周期極低,因此對開關特性有特殊的要求?需要優(yōu)化的參數(shù)是開關電荷Qw?開關過程中電荷的轉移會造成功率耗散，因此應盡可能降低Qsw以減少開關損耗,減少整個裝置的損耗?減少Qw和Rosone的目標是降低整個品質因數(shù)(FOM)?不過,減少這兩個參數(shù)會對其他參數(shù)造成影響,因而必須選擇最佳的硅平臺技術。
      同步FET的負載周期非常長,峰值電流非常高,因此要盡可能降低Ro,這是同步FET的一個重要品質因數(shù)?當控制FET開啟時,開關的電壓(控制FET的源極電壓,同步FET的漏極電壓)隨著du/dt的增加而不斷上升,dv/dt值可能上升得過快,導致與同步FET的寄生電容C耦合,從而在同步FET柵極產生電壓峰值?若這一峰值大于臨界電壓,同步FET將被開啟?由于控制FET及同步FET均被開啟,輸入電源適配器就會被短路,這會大大損壞電路性能,并造成過熱及其他故障?可以通過優(yōu)化同步FET的電荷比(QD/Qos<1)來避免dv/dt導致的非預期開啟?Qs是前柵臨界電荷?
      同步補償拓撲結構也通過并聯(lián)肖特基二極管和同步FET來改善死區(qū)時間?死區(qū)時間是指FET開關信號間的內部延遲,用來避免直通?由于肖特基的U值低于FET自身二極管的管壓降,因而在死區(qū)時間內導通過程中,電流通過肖特基而不是同步FET的自身二極管?U1越低,對死區(qū)時間的影響就越大?并聯(lián)肖特基帶來的自感應可能會造成肖特基U值的升高甚至抵消肖特基對FET自身二極管的優(yōu)勢,因而應將肖特基自感應控制在較低的水平,同時優(yōu)化印制電路板設計以最大限度地減少或消除雜散電感。
      3.現(xiàn)有的1V電源適配器方案
      IR的雙Fetkytmirf7901Dl方案將所有功率半導體器件集成在單一的SO8封裝內,UO=1V,工作效率超過85%,并可節(jié)省主板面積60%,從而使雙FETKY方案的功率密度得到大大改善?該器件完全優(yōu)化了MOSFET和肖特基半導體,適用于要求輸出電流高達5A的便攜系統(tǒng)的同步補償DC/DC變換器?
      FETKY封裝設有連接控制FET?同步FET和肖特基二極管的互連結構,因而簡化了電路板設計的復雜性,并有助于減少外部印制電路板占用面積和互連器件的雜散電感?與離散式方案相比,集成方案將主板占用空間降低了60%?
      雙DUALFETKY在1V操作環(huán)境下的峰值電路內效率高達約87%,可解決低功率應用勺設計難題。

      隨著1V工作環(huán)境從低功率便攜系統(tǒng)向高功率系統(tǒng)延伸,應選擇真正優(yōu)化的功率半導體器件來增強系統(tǒng)性能?雙FETKY方案可改善低至Uour=1V的工作電壓的應用系統(tǒng)的性能。


同步補償DC/DC變換器拓撲結構


      圖4-68為同步補償DC/DC變換器拓撲結構?每一器件都需要特別優(yōu)化,以獲得較高的電路效率?VT1要求低R1moN值和低的Qw;VT2要求低RDs(oN)及低的QGD/QGS1電荷比;肖特基要求低UF值?

      雙FETKY為Uour=1V的應用提供了較高的電路效率,峰值效率約為87%?圖4-69展示的是低功率便攜系統(tǒng)的電路性能,可以看出,Uou=1V時,負載功率損耗得以降低;Q0Qs電荷比降低;肖特基要求低UF值。

電源適配器變換器使用雙FEIKY


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| 發(fā)布時間：2018.05.09    來源：電源適配器廠家
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